工作内容：
1.设计和实现从架构定义到RTL设计的数字逻辑电路。
2.与系统架构师合作，根据项目需求定义架构和详细规范。
3.创建和优化RTL 设计，包括用于各种半导体应用的数据路径、控制逻辑和接口模块。
4.进行彻底的模拟和功能验证，以确保设计的正确性和性能。
5.与综合和时序收敛团队合作，优化设计性能并满足项目里程碑。
6.执行PPAL（性能、功耗、面积和延迟）权衡分析。
7.准备全面的设计文档，包括规格、设计审查和测试计划。
8.与跨职能团队密切合作，包括物理设计工程师、软件工程师、硬件工程师和验证工程师，以确保将设计成功集成到整个系统中。
9.参与PCIe/UCle协议栈的RTL实现与优化，协助物理层接口适配。
10.与系统架构师合作，定义UCle子系统拓扑结构和协议参数配置。
11.协助验证工程团队构建支持PCIe/UCle的测试平台。
12.参与chiplet互联系统中的协议兼容性测试和集成验证。
任职资格：
1.熟练掌握行业标准的EDA工具；
2.熟悉用于任务自动化的脚本语言（例如Python、Perl、Makefile 等）；
3.熟悉PCIe和UCIe协议规范、物理层与协议层的实现，包括Link Training、Flow Control、Lane Equalization、TS and DLLP等；
4.有ASIC、FPGA 或DFT 设计经验者优先；
5.具备在FPGA或仿真平台上验证PCIe/UCle链路的经验；
6.熟悉低功耗、低延迟、高带宽互连设计优化技巧；
7.理解UCle芯粒（chiplet）互联架构，以及与CXL, AXI等总线的协同设计
8.在IC 行业数字电路设计方面拥有丰富的经验
9.优先考虑有PCIe、UCle、CXL等高速互连协议经验者。
10.有chiplet系统或SoC级集成项目经验者优先。