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任职要求: 1、ADC设计，模拟集成电路晶体管级设计。 2、具有verilog-AMS或VerilogA 的行为级建模经验 4、熟练运用Cadence Virtuoso进行模拟/混合信号设计、仿真、DRC、LVS 5、具有高速电路相关设计和测试经验 6、基本英文文献阅读和沟通能力。 8、具有设计以下模块经验者优先: Ethernet PHY、ADC/DAC、BG、PLL、 EQ、AGC 岗位职责: 1、负责模拟集成电路模块设计 2、规划版图以及检查版图设计，版图关键位置的排布。 3、模拟集成电路后仿真，DRC，LVS以及结果验证。 4、Datasheet指标的阅读理解和验证。 5、量产测试方案的设计，以及量产问题的协助解决。