岗位职责：
负责项目中的数字验证工作，主要基于systemverilog开发UVM验证用例，基于VCS/Verdi验证模块，保障模块交付质量。
岗位要求：
a.计算机/微电子相关专业；
b.精通Systemverilog、C语言；熟悉UVM框架下基于受限随机驱动的功能覆盖率验证方式；
c.熟悉Python、Perl、Shell等脚本；熟悉VCS/Verdi等仿真工具；
d.熟悉PCIe、DDR、ETHMAC等高速接口；对计算机网络、RoCEV2比较了解是加分项；
e.可以接受应届生；
f.学历要求：一本本科及以上；