工作职责：
负责芯片片内及片间DIE2DIE总线微架构设计和实现，完成微架构设计文档；
独立完成功能模块RTL代码设计实现；
与验证、Modeling工程师合作，确定验证策略和方案，完成IP和SoC的功能和性能测试；
与设计集成团队、物理设计团队合作，完成时序收敛，控制设计质量；
参与设计性能、功耗、面积的发掘和优化；
熟练使用第三方工具配置NoC，诸如Arteris/NIC等。
岗位要求：
有大型复杂芯片互联总线设计经验、有熟悉Memory Subsystem设计经验更佳；
熟悉各类总线协议AXI/ACE/CHI、CCIX/CXL/UCIe协议等；
熟练使用前端相关的EDA工具,对综合和STA有深刻的理解；
有基于FloorPlan分析各种拓扑结构的PPA经验；
有IP/SoC级别的性能分析经验。