主要职责：
1. RTL 设计实现
○ 根据 SoC 架构规格书与模块设计文档，完成子系统/子模块的 RTL 编码；
○ 保证代码可综合（Synthesis-friendly）、低功耗、高性能，并符合设计规范。
2. 逻辑功能优化
○ 在满足性能、功耗、面积（PPA）目标前提下，优化数据通路、流水线深度、仲裁逻辑、FIFO 缓冲等关键结构；
○ 参与低功耗设计，包括时钟门控（Clock Gating）、电源域切换（Power Gating）、多电压域设计等。
3. 前端设计流程协作
○ 与架构师、验证团队协作，进行 RTL 仿真、形式验证、代码覆盖率与功能覆盖率分析；
○ 参与 FPGA 原型验证，定位并修复功能与时序问题。
4. 设计文档与评审
○ 编写并维护 RTL 设计文档、接口说明、仿真用例描述；
○ 参与设计评审（Design Review），确保设计方案可实现性与可维护性。
5. 跨团队沟通
○ 与算法、系统软件、后端设计、封装团队协作，确保 RTL 实现与系统功能、时序、PPA 要求一致；
○ 参与量产阶段的 ECO（Engineering Change Order）与问题定位支持。
任职要求：
1. 学历背景
○ 计算机、电子工程、微电子或相关专业统招本科及以上学历；硕士优先。
2. 工作经验
○ 3 年及以上 SoC/ASIC/FPGA RTL 设计经验，有 1~2 次成功量产经验；
○ 熟悉 CPU/GPU/NPU/ISP/高速接口等至少两个子系统的 RTL 实现。
3. 核心能力
○ 精通 Verilog/SystemVerilog 语言及模块化设计方法；
○ 熟悉 AMBA 总线协议（AXI/AHB/APB）、FIFO、仲裁器、跨时钟域（CDC）等常用设计模式；
○ 熟练使用综合工具（Synopsys DC、Cadence Genus）和仿真工具（VCS、Xcelium、Verdi）；
○ 具备低功耗设计经验（UPF/CPF），了解功耗建模与优化方法；
○ 具备良好的代码风格、调试能力和问题定位能力。
4. 加分项
○ 有 XR/AR/VR 设备 SoC 或协处理器 RTL 设计经验；
○ 具备 FPGA 原型验证经验，熟悉片上调试（On-Chip Debug）工具；
○ 有高速接口（MIPI CSI/DSI、PCIe、LPDDR、USB）相关设计经验；