工作内容：
根据特定算法或者架构需求定义模块的微架构；
运用verilog完成模块的RTL实现
对设计进行power/timing/area分析优化
完成相关设计文档的编写和整理
资格条件：
电子，微电子，计算机及相关学科本科以上学历；
熟练掌握Verilog HDL编程技能；
熟悉ASIC设计流程（包括规范，架构和设计实现）；
对数字设计的PPA有充分的理解；
具有独立解决问题的能力，良好的团队合作意识和沟通能力；
具有CPU, GPU, AI, Memsys互联网络经验者优先