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职位类型

薪资范围:全部,10K以下,10-20K,20-30K,30-50K,50k以上

学历要求:全部,学历不限,大专,本科,硕士,博士

工作经验:经验不限,1年以内,1-3年,3-5年,5-10年,10年以上

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高级IC设计工程师（杭州） 50-80*15薪杭州
杭州5-5年

SoC,RISC-V,高速接口,Verilog/System Verilog,Perl,量产经验,有数字前端设计师经验,SOC设计,C/C++,高速总线协议,ASIC,BUS总线,前端EDA工具,Verilog,3-5年数字前端设计经验,成功流片经验,TCL,ARM,Synopsys,Python
深圳比特微电子科技有限公司融资阶段：公司规模：
IC设计工程师（介质算法方向） 20-40*12薪杭州
杭州3-3年

接受无数字前端设计师经验,Nand
深圳佰维存储科技股份有限公司融资阶段：公司规模：
资深IC设计工程师 60-80*15薪杭州
杭州5-5年

LINT,CDC,FPGA,SSD,RISC-V,高速接口,Verilog/System Verilog,有数字前端设计师经验,高速总线协议,ASIC,5年以上数字前端设计经验,成功流片经验,PCM,ARM,SATA
深圳市德明利技术股份有限公司融资阶段：公司规模：500~999人
高速接口设计工程师 30-60*12薪杭州
杭州5-5年

芯片设计,FPGA开发,高速接口,serdes
联芸科技（杭州）股份有限公司融资阶段：公司规模：100~499人
数字设计工程师 25-50*12薪杭州
杭州5-5年

信息架构,物联网,表单验证,架构设计,验证,FPGA
世猎（上海）人力资源有限公司融资阶段：公司规模：100~499人
SoC设计工程师 25-50*12薪杭州
杭州3-3年

有数字前端设计师经验,3-5年数字前端设计经验,SoC,ARM
深圳佰维存储科技股份有限公司融资阶段：公司规模：
数字设计工程师 10-15*14薪杭州
杭州1-1年

数模混合芯片,ASIC,1-3年数字前端设计经验,其他,Verilog/System Verilog,成功流片经验,RTL,有数字前端设计师经验
 杭州瑞盟科技股份有限公司融资阶段：公司规模：20~99人
数字电路设计工程师（DDR方向） 25-35*12薪杭州
杭州3-3年

有数字前端设计师经验,3-5年数字前端设计经验,量产经验,成功流片经验,高速总线协议,Verilog/System Verilog,Shell,Perl,SoC,ARM,RISC-V,DDR Controller,Flash Controller
联芸科技（杭州）股份有限公司融资阶段：公司规模：100~499人
芯片设计工程师(DDR方向) 30-55*12薪杭州
杭州3-3年

有数字前端设计师经验,3-5年数字前端设计经验,5年以上数字前端设计经验,ASIC,SoC,DDR
深圳佰维存储科技股份有限公司融资阶段：公司规模：
数字IC设计工程师 25-40*14薪杭州
杭州3-3年

FPGA,SoC,量产经验,Verilog/System Verilog,Perl,有数字前端设计师经验,数模混合芯片,ASIC,高速总线协议,Shell,前端EDA工具,x86,3-5年数字前端设计经验,成功流片经验,ARM,MCU
杰华特微电子股份有限公司融资阶段：公司规模：

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