岗位职责：
1. RTL设计与实现：
负责高性能数字模块（尤其是互连、路由、广播相关模块）的微架构定义、RTL编码（使用Verilog或SystemVerilog）。
* 编写清晰、可综合、可重用的RTL代码。
* 参与模块级和子系统级的集成工作。
2. **AXI总线协议应用：**
* 基于AXI（AXI4, AXI4-Lite, AXI4-Stream等）协议设计和实现高性能、低延迟的互连架构。
* 解决与AXI协议相关的复杂时序、带宽和死锁问题。
3. **大算力芯片互连开发：**
* 重点参与大算力芯片内部高速互连网络（NoC或Crossbar）的设计与实现，满足高带宽、低延迟、高并发的需求。
* 负责或参与芯片内高效广播/组播机制的设计与优化。
* 分析并解决大算力场景下互连子系统面临的时序收敛、功耗、面积等挑战。
任职要求：
1. 学历与经验：
* 电子工程、微电子、计算机科学或相关专业本科及以上学历。
* 至少3年以上数字IC前端设计经验，精通RTL编码 (Verilog/SystemVerilog)。
2. 协议知识：
* 深入理解AMBA AXI总线协议 (AXI4, AXI4-Lite, AXI4-Stream) 及其在实际设计中的应用。
3. 芯片经验：
* 有大算力芯片 (如AI/ML加速器、GPU、CPU、高性能网络处理器、高端FPGA等) 的设计、集成或流片经验者优先。
4. 专业技能：
* 熟悉数字IC设计流程（RTL设计、仿真、综合、STA等）。
* 具备良好的逻辑分析、问题定位和解决能力。
* 具备良好的沟通能力和团队协作精神。