1. 负责数字IC设计中的综合（Synthesis）阶段工作，包括RTL到门级网表的转换、时序/面积/功耗优化等；
2. 制定和优化综合策略，编写/维护综合约束（SDC），确保设计满足时序、功耗和面积（PPA）目标；
3. 配合前端设计团队完成RTL代码优化，协同物理设计团队解决时序收敛问题；
4. 使用EDA工具（如Synopsys Design Compiler、Fusion Compiler, mentor tessent等）完成逻辑综合、DFT插入及形式验证；
5. 分析综合后网表的时序报告、功耗分析及设计规则违例（DRC），提出改进方案；
6. 开发自动化脚本（Tcl/Python/Perl）提升综合流程效率，维护综合设计环境；
7. 参与芯片全流程设计，支持跨部门技术沟通，协助解决流片前后的相关问题。